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Mobiveil、PCIExpress®5コントローラIPの発売を発表

カリフォルニア州ミルピタス -  2019年4月23日

 

シリコンIP、デザイン・プラットフォーム、および設計サービスの急成長しているサプライヤであるMobiveil, Inc.はPCIExpress®5.0コントローラIPを発表しました。MobiveilのPCIe®5.0アーキテクチャIPは、エンドツーエンドのデータパス保護をサポートし、転送速度の高速化のみならず、ネットワーク、ストレージ、サーバ、AI、テレコム、コンシューマ、IOTなどのアプリケーションに不可欠な柔軟な機能構成、信頼性および保守性を提供いたします。

PCI Express IPは、RapidIO、NVM Express、DDRコントローラ、フラッシュメモリコントローラ、およびLDPC(誤り訂正符号)IPなど共に、Mobiveilの高速コントローラIPのポートフォリオを構成します。

MobiveilのCEOであるRavi Thummarukudyは、「当社の以前のバージョンのGPEX PCI Express IPは、多くの市場製品で幅広く採用されてきました。この経験を活かして多くの先進な分野でPCIe 5.0アーキテクチャIPを提供したいと考えています。当社のIP製品は、すべての主要なPHYおよびVIPベンダーとシームレスに開発および動作実績があります。データセンター・サーバーやクライアント・アプリケーションのSSDドライブの急増により、PCI Expressインターフェースへの期待は劇的に増加しています。 PCI Express 5.0仕様により、さらに高速なスループットを必要とするプロセッサにも利用可能になります。」

PCI Express 5.0仕様プロトコルインタフェース

Mobiveilの新しいコントローラIPは、1レーンあたり32Gbpsのフルビットレートを達成し、PCIeバージョン4.0、3.1、2.0、および1.1と下位互換性があります。 Mobiveilは、ルートコンプレックス、エンドポイント、デュアルモード、スイッチ構成を含むあらゆる種類のPCI Expressを提供しています。 Mobiveil PCI Expressコントローラは、SoC設計への統合を容易にするためのAXIインタフェースも提供します。さらに、コントローラは、サードパーティから入手可能な多種多様なPHYとのインタフェースの相互接続性があります。このコントローラーは、x1、x2、x4、x8、x16をサポートし、PIPE(PCI Express用のPHYインターフェース)8ビット、16ビット、32ビット、および64ビットに対応しています。 PCIe 5.0コントローラは、SR-IOV(シングルルートI / O仮想化)、ARI(代替ルーティング解釈)、およびアドレス変換サービスをサポートしています。

MobiveilのPCIe 5.0コントローラアーキテクチャは、リンク使用率、レイテンシ、信頼性、消費電力、およびシリコン面積を最適化します。コントローラはPCI Expressの順序ルールを処理し、双方向で複数のVCとそれに伴うフロー制御をサポートします。パケットオリエントのユーザーロジックインタフェースは、PIPE 5.0準拠のPHY、柔軟なレーン順序付け、およびレーン反転のサポートもサポートします。

System Verilog / UVM検証ソリューションを提供するAvery Design Systemsの副社長であるChris Browyは、「MobiveilとAveryはシリコンIPとVIPにおいて長期的なパートナーであり、設計および検証プロセスでコラボレーションを通して、最高水準かつ高信頼性な事前検証済みIPソリューションをお客様に提供でき、次世代のPCIe 5.0規格の急速な普及を促進貢献できることを誇りに思っています。 」

Mobiveil、Inc.について

Mobiveilは、ストレージ、ネットワークおよびコンシューマ/ IoT市場向けのシリコンIP、プラットフォームおよびソリューション提供する急成長しているハイテ企業です。詳細については、https://www.tokyonanofarm.com/mobiveilをご覧ください。

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